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这次《开关电容DC-DC转换器设计》的内容来自我这个月在成都IEEE ICTA会议上做的Tutorial部分内容。先从最基础的讲起。
计划写这篇蛮久了，每天都因为各种琐碎的事情缠身而迟迟不能动笔。
在之前介绍手机芯片的文章里提到过，自己做的研究方向--电源管理芯片--就是一个服务业。我们的芯片就像一位厨师，用变化的电池电压（生肉）有效地生成各种干净的电压（佳肴）给我们的负载芯片们（吃货们）。不同的吃货有不同的口味和食量，有的要高压，有的要低压，有的还想要我们随时给她变电压，有的胃口大，有的胃口小，不同时段胃口还不一样。所以电源管理芯片有很多定制要求，也比较难有一个统一的品质因数FoM来比较。
全集成的稳压电源（FIVR）可以大大减小板级的面积，把板子上的电感电容集成到芯片上，或者在封装里，还可以减少芯片的bond pad数量。同时还能实现更快速的瞬态响应，减少板级和芯片级布线时寄生电阻的IR损耗（和高压电网输电一个道理，电流小），也更方便可以实现多电源电压系统（谷粒电源？不知道翻译得准不准确。）
FIVR基本上可以分为三大类：电感型，线性的LDO，和开关电容型。最近比较火的是电感和电容的Hybrid混合型，以后有机会再写。
今天介绍的纯开关电容型DC-DC可以很容易地和负载全集成在同一个芯片上，纹波也可以做得很小。但是它的效率问题是一个硬伤，也是这篇文章将要介绍的主要内容。
开关电容DC-DC通俗上也叫电荷泵（Charge Pump，CP）。一个电容CFLY，四个开关，就构成了最简单的开关电容DC-DC。通过CFLY和负载电容CL的串并联连接，它就可以实现2倍升压，或1/2降压的功能。看起来再简单不过了，但是这里面坑还是不少的。
这个打水的比喻可以很好地解释开关电容的工作原理。你从一个水源（电压源）打水，用一个杯子或者瓶子搬运水（飞翔电容CFLY），一个桶子或者水池是个滤波缓冲的容器（负载电容CL），桶子上的洞或者给桶子装一个水龙头就有水流出来（也就是负载电流）。
针对这个搬运装置，我们当然希望这个装置越小越好，能提供的水流越大越好。很直观地，有两个方法可以实现：一个是我们的搬运载体CFLY够大，另一个是CFLY搬运的频率够快，或者两个方法一起用。
注意：这里面只有CFLY在搬运能量，CL只是一个缓冲滤波器。CL对实际输出能力是没有作用的。
另一个基本问题是，在用水杯搬运的过程中，还有一个装水和倒水的动作。如果用一个小瓶口的容器搬运，那么装水的倒水的速度都受限于这个瓶颈。特别是在快速搬运的过程中，这个瓶颈就完全限制了你的输出电流。这个瓶颈在电路中就是那些开关。开关的太小，在高频时就限制了输出能力。开关太大，会增加开关损耗。
好了，看到这里，恭喜你！你已经搞懂开关电容DC-DC了！是吗？
好，现在正式开始了。。
这篇文章将只包含基础部分：架构、电容、电荷重新分布损耗、输出阻抗、二阶效应等。具体设计技术和技巧要等下次更新了。
之前介绍的单个CFLY的结构只能实现基本的2倍或者1/2倍电压转换。要实现更多的电压转换比（Voltage Conversion Ratio，VCR）需要多个CFLY。
我把这些开关电容架构分为两类：线性VCR架构和非线性VCR架构。Dickson、Ladder、Series-Parallel架构，它们的VCR是正比于CFLY数目的，归为线性VCR架构（下一页有它们的电路图）。
Fibonacci架构的VCR遵循Fibonacci数列，它的VCR和CFLY数目的关系是2, 3, 5, 8, 13, ...这样的。Exponential架构的VCR和CFLY数目的关系是2, 4, 8, ...
还有这几年出现的多级互通的架构，像Recursive、Rational、Algorithm等，是新颖的，但不是经典的架构。它们利用采用若干个单级架构，再让各级之间有可重构的连接关系，从而实现数目众多的VCR。
这些非线性VCR的架构咋听起来很厉害，但实际上面临着寄生电容开关损耗，功率密度等问题。之后了解得更多，就会发现，其实线性VCR的几个基本架构才是最好的。后面会逐步揭晓。
这里给出了Dickson、Ladder、Series-Parallel三种架构的电路图。它们的VCR为N+1，把输入输出反过来用的话VCR为1/(N+1)，其中N为CFLY的个数。
它们都是两相位工作，分别用蓝色开关和红色开关表示。Ladder架构，顾名思义，CFLY连成梯子的样子，上下上下这样搬运能量。不过值得注意的是，Ladder架构里，只有图中的C1-C4为飞翔电容，CL1、CL2、CL3和CL一样，都只是滤波电容。因为CL1-CL3上的电压在两个相位里都是固定的，它们没有在飞。
通过把开关的连接位置稍作改动，就可以把Dickson架构变为Fibonacci架构，用更少的CFLY实现更大的VCR。这一点在板级的实现上比较有用，可以减少板子上的电容数目。
但是在芯片上集成的时候，片上电容有较大的寄生电容。Fibonacci架构里的一些节点电压摆幅比Dickson的大。比如Fibonacci架构里C3下极板电压在0和3VIN之间切换，而Dickson架构里C3下极板电压是在0和VIN之间切换。电容上的开关损耗为CV^2,。假设C3下极板处有一个寄生电容Cp，那么Fibonacci架构和Dickson架构里Cp的开关损耗分别为 Cp(3VIN)^2 = 9*CpVIN^2 和 CpVIN^2，相差9倍。
Exponential架构实际上只是简单地把单级转换器级联，2倍串2倍为4倍，再串2倍为8倍。在寄生电容损耗上和Fibonacci架构有类似问题。
接下来有点跑题，讲讲片上电容有哪些选择。
从CMOS工艺的横截面图可以看出，CMOS工艺中可选的电容有Metal-Insulator-Metal (MIM)、Metal-Oxide-Metal (MOM)和Metal-Oxide-Semiconductor (MOS)电容三种。Ploy-Insulator-Poly（PIP）在一些古老的工艺里面存在，后面就被MIM所代替了，PIP离衬底近，寄生电容大。
MOM也叫手指电容，也就是电容的两个极板由无数个手指交叉组成，形成大量的重叠区域。随着工艺的进步，两根手指之间的间距可以做得很近，所以电容值相应提高。
MOS电容就是利用薄栅氧层作为电容中间的绝缘层。由于栅氧非常薄，所以电容密度是最大的。但是也问题多多。它的容值随电容上的电压变化明显，而且有较大的寄生PN结电容，比如图中的N型掺杂到P型衬底的寄生电容。
漏电流和耐压问题是低压高密度MOS电容的大问题，不过在开关电容DC-DC里面，大电容带来的收益往往比漏电流造成的损失要大。看你是追求大输出功率时的效率还是静态功耗了。
等效寄生电阻（Equivalent Series Resistor，ESR）是取决于你的版图的。一个大面积的电容如果被拆成N个小电容的并列，电容值不变，但是ESR比一个大电容的ESR减小了N^2倍。
为了增加单位面积里的电容值，我们可以把3种电容垂直放置，然后并列起来。但是Foundry一般会在MOM或者MIM电容的cell里面加入OD层或者NWell层，这样就需要一点DIY的小技巧来通过DRC和LVS了。
这里给出了各种电容的单位容值。通过3D堆叠MIM+MOM+MOS电容，我们有机会在通用CMOS工艺上实现20nF/mm^2的片上电容密度。一些行业巨头，比如英特尔有自家的高密度MIM电容，直接可以实现20-50nF/mm^2的片上电容值。IBM和台积电有Deep-trench电容的选项，通过在芯片背面挖槽，实现超高的电容密度。唯一的缺点就是小贵。
在对输出功率有要求的场合，片上电容是满足不了需求的。片外电容里面还有一种电容阵列，也就是把2个或者4个电容封装在一个贴片上。
一个包含4个电容的电容阵列比起用4个独立的电容可以减少40%的板子面积。
接下来这个点，是开关电容DC-DC的硬伤。
这个硬伤叫Charge Redistribution Loss。就是说，只要两个电容进行进行了电荷传输，就会有损耗。
我们知道一个电感和一个电容之间传输能量，理想情况下是无损的。在一个理想空间里，一个LC谐振体是可以永远谐振下去的。但是，两个电容，就算在理想空间里，也不能实现无损能量传递。为什么呢？
从上面的公式可以算出，这个损耗是正比于C(dV)^2的，其中dV是电容上的电压变化。公式显示，这个损耗和开关的导通电阻无关！？那这个损耗到底去哪了呢？如果我用一个理想开关呢？理想开关的导通电阻是零鸭。
你想象两个杯子里有不用高度的水，你把两杯水平均了。水的总量没有变，但是水的势能改变了。这里是一个道理，电容上的电压也代表了电势能。
其实这个损耗归根到底还是导通损耗。当理想开关导通电阻为零时，电阻两端电压为零，导通电流无穷大。零乘无穷大的结果是一个常数。见下图。
我们现在来考虑有负载电流IL的情况。假设C1无穷大，那C1就是一个电压源。开关周期性导通给C2充电到V1，然后断开，C2由IL放电。C2在稳定周期内，每个周期的充电电荷等于放电电荷。以上公式算出损耗能量和输出能量，从而得出整个过程的效率为V2的平均电压除以V1。
也就是说，开关电容DC-DC的效率为实际输出平均电压值（V2,AVG）比上理想输出电压值（V1）。这个例子的VCR=1，所以理想输出电压是V1。
Efficiency = VOUT / (VCR*VIN)
如果一个开关电容DC-DC的VCR为2，那么它的理想输出电压为2*V1。可见，如果想在一个很宽的输入输出电压范围内都得到高效率，那就需要这个开关电容架构可重构很多个VCR。不同的输入输出电压采用相应的VCR。
也就是说，虽然开关电容DC-DC的效率在理想情况下也不可能实现100%，但和线性稳压电源LDO比，还是有特殊的地方的。比如上面这个例子，一个电池电压为3V，负载需要1V电源。LDO的效率为33.33%，而如果用一个VCR=1/2的开关电容DC-DC供电，效率则提升一倍，变为66.67%。
衡量一个电源的好坏，一个高中物理就学过的指标就是是电压源的内阻（也就是输出阻抗，Output Impedance）。内阻越小，带负载能力越强。
上图是Seeman提出的Slow Switching Limit (SSL) 和Fast Switching Limit (FSL)。当开关频率比较低时（SSL），通过增加开关频率，可以线性增加输出能力（回忆一下之前打水的例子）。当开关频率较高时（FSL），输出能力就受限于开关的导通电阻（打水的瓶颈）。
Seeman对五种经典架构进行了比较（其中Cockcroft-Walton可以理解为是Dickson架构）。Series-Parallel架构可以在较低频率实现低内阻，而Dickson和Ladder架构可以在高频时表现更好。注意：这个model里面没有包括寄生电容产生的损耗。另外，Dickson架构的一个缺点是每个CFLY上的电压不一样，这样在设计片上电容的时候就不太方便。
寄生电容产生的损耗是全集成开关电容DC-DC的一个重要问题。因为开关节点上的寄生电容的电压摆幅很大，远比CFLY上的电压纹波大。而损耗正比于CV^2。缓解的办法有几个：一个是选用对寄生电容没那么敏感的架构（比如Dickson），二是用一些降低寄生电容的电路技巧，三是通过Layout技巧减小寄生并增加CFLY的电容密度。
开关损耗方面，一个是通过先进工艺减小，另一个是通过堆叠（Stacked）低压管来避免使用高压管，从而减少开关损耗。
全集成开关电容DC-DC的纹波可以做得比较小。因为在片上，电容和开关都是可以随意拆分的。把一个大块的开关电容拆分成若干个小的模块，小模块的各自时钟之间加入一个等分的延时，就可以很容易地降低纹波了。实际上，这样转换效率也相应提升了。
小结：
开关电容DC-DC的VCR越多，意味着可以在更宽的输入输出电压范围内实现高效率。但往往可重构的VCR意味着低的功率密度，这是一个折中。
寄生电容产生的损耗是全集成开关电容DC-DC的一个重要问题，需要选用对寄生电容没那么敏感的架构，以及用一些降低寄生电容的电路技巧。
在调制输出电压的时候，Pulse-Frequency Modulation (PFM)是最有效的方法。在SSL里面，开关电容DC-DC的输出功率和开关损耗都是随开关频率线性变化的，所以用PFM可以在较宽的一个负载范围里实现一个很平的效率曲线。另外，动态调整开关的大小或者开关的驱动电压都是很直接的调整输出电压的办法，也就是调整开关导通电阻，和线性稳压器类似。
这一篇就先写这么多吧。有的点可能还没有很详细的解释清楚。以后有时间再把一些点单独拿出来说吧。
References
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小姜和我这几年发表的开关电容DC-DC的论文：
[1] Y. Lu, J. Jiang, W.-H. Ki, C. P. Yue, S-W. Sin, S.-P. U, and R. P. Martins, “A 123-phase DC-DC converter-ring with fast-DVS for microprocessors,” in IEEE International Solid-State Circuits Conference (ISSCC), Feb. 2015.
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[3] Y. Lu, W.-H. Ki, and C. P. Yue, “An NMOS-LDO Regulated Switched-Capacitor DC-DC Converter With Fast-Response Adaptive-Phase Digital Control,” IEEE Transactions on Power Electronics, vol. 31, no. 2, pp. 1294–1303, Feb. 2016.
[4] Y. Lu, J. Jiang, and W.-H. Ki, “A Multiphase Switched-Capacitor DC-DC Converter Ring With Fast Transient Response and Small Ripple,” IEEE Journal of Solid-State Circuits (JSSC), vol. 52, no. 2, pp. 579–591, Feb. 2017.
[5] J. Jiang, Y. Lu, W.-H. Ki, S.-P. U, and R. P. Martins, “A dual-symmetrical-output switched-capacitor converter with dynamic power cells and minimized cross regulation for application processors in 28nm CMOS,” in IEEE International Solid-State Circuits Conference (ISSCC), Feb. 2017, pp. 344–345.
[6] J. Jiang, W.-H. Ki, and Y. Lu, “Digital 2-/3-Phase Switched-Capacitor Converter With Ripple Reduction and Efficiency Improvement,” IEEE Journal of Solid-State Circuits (JSSC), vol. 52, no. 7, pp. 1836–1848, Jul. 2017.
[7] Y. Lu, J. Jiang, and W.-H. Ki, “Design Considerations of Distributed and Centralized Switched-Capacitor Converters for Power Supply On-Chip,” IEEE Journal of Emerging and Selected Topics in Power Electronics, vol. 6, no. 2, pp. 515–525, Jun. 2018.
[8] J. Jiang, X. Liu, C. Huang, W.-H. Ki, P. K. T. Mok, and Y. Lu, “Subtraction-Mode Switched-Capacitor Converters With Parasitic Loss Reduction,” IEEE Transactions on Power Electronics, vol. 35, no. 2, pp. 1200–1204, Feb. 2020.
[9] J. Jiang, X. Liu, W.-H. Ki, P. K. T. Mok, and Y. Lu, “A Multi-Phase Switched-Capacitor Converter for Fully Integrated AMLED Micro Display System,” IEEE Transactions on Power Electronics, early access.
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