前言：需要在 ap1 domain（android）使用 spi7，根据资源划分，spi7 是属于 ap1 domain 的资源，但在 ap1 打开时钟后出现了 kernel panic。以下描述此问题的分析及解决。 一、问题描述 1. 在 x9_high-plus_ms_native_ivi_se

1.导入工程 1.1 源码工程路径         以 X9HP_MS_Isolation_AndroidUser_Linux_Serdes_8G_vemmc_4266 的配置为例，可用图形工具配置的项目文件在如下路径：         rtos/lk_boot/chipcfg/generate/x

以下操作都基于 Docker 编译环境，使用方法请参考原厂文档《使用Docker 搭建X9 平台代码编译环境》。   1.下载 buildsystem git clone ssh://customer_c@isupport.semidrive.com:29418/x9c/buildsystem_X9

1.   Android 配置修改 1.1  先查找相关 dts 名称 /workspace/x9_PTG4.1/buildsystem/lunch_config/X9HP_MS_Isolation_AndroidUser_Linux_Serdes_8G_emmc_4266.json   1.2 修

1.参考例程并添加应用 1.1 参考例程 （1）查看自带的串口测试例程 uart_test ，查看 bb 文件怎么写的。   1.2 添加 printf-test 应用 （1）在 yocto/meta-semidrive/recipes-bsp/ 目录中 copy 自带例程 uart-test 改名

一、 前言         客户用芯驰 X9HP 平台做的产品，测试过程中发现 USB1 的 3.0 接口不能识别 3.0 的 U 盘，USB1 的2.0 接口正常。向我们确认 USB1 的 2.0 和 3.0 接口是否可以分开同时使用的问题。 二、 SEMIDRIVE X9HP USB1 的 3.

前言： 开启时钟展频有利于过 EMI 测试，以下说明如何在 X9H 中添加 PLL 展频。以下方法在 X9HP 中也适用。 一、查看时钟展频 1. 开启 PLL debug 根据 source 的 json 文件内容，在对应的 mk 文件中添加 PLL debug 支持： 文件路径：buildsys

一、 前言 客户用芯驰 X9HP 平台做的智能座舱产品，已初步完成 PCB Layout，下面是我们对客户 PCB Layout 评审后的 一些建议。 二、 SEMIDRIVE  X9HP PCB  Layout 评审要点 ① 如图，SoC、DDR、eMMC 这些区域下面的信号层不要铺地，GND 层

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前言：PTG4.1 之前的版本使用的都是普通 emmc 和 一级分区表，PTG4.3 新增了 virtio-eMMC 功能和二级分区表的设置，因此关于 PTG4.3 的烧录和升级有以下几个疑问和解答。 一、名词解释 virtio-eMMC：基于 Virtio 框架的虚拟化 EMMC  域：有四个域，